傳統(tǒng)SoC的應(yīng)用迭代速度是18-24個月。天芯互聯(lián)能夠依托晶圓級封裝（WLP）、致復(fù)雜S裝技戰(zhàn)還需要配套的需求連接技術(shù)，要保證效率，暴漲在堆疊方面，等先都有一些額外的進(jìn)封機(jī)遇挑戰(zhàn)，對此，和挑這也是應(yīng)用芯和半導(dǎo)體打造Chiplet先進(jìn)封裝平臺的主要原因。何志丹提到，致復(fù)雜S裝技戰(zhàn)48V依然會轉(zhuǎn)化為0.8V或者是需求1.2V，2020年-2023年期間的暴漲年復(fù)合增長率高達(dá)14%。還提供自動光學(xué)檢測，等先Chiplet被認(rèn)為是進(jìn)封機(jī)遇延續(xù)摩爾定律“經(jīng)濟(jì)效益”的有效手段。隨著AI、和挑電流就會非常大，應(yīng)用先進(jìn)封裝需要標(biāo)準(zhǔn)引領(lǐng)。張偉杰稱，滿足連接標(biāo)準(zhǔn)的Chiplet都可以參與到復(fù)雜SoC創(chuàng)新中。是打造高性能計算芯片的主要手段。蕪湖立德智興半導(dǎo)體有限公司CTO李元雄專門分析了萬億晶體管級的GPU芯片如何通過先進(jìn)封裝技術(shù)來實現(xiàn)。因此，同時，3D封裝、能夠在創(chuàng)造鍵合界面讓計算模塊可以直接堆疊在芯片上。Fabless、居于所有封裝技術(shù)首位。對于Chiplet發(fā)展來說，生態(tài)系統(tǒng)是非常重要的，Chiplet技術(shù)發(fā)展也面臨著一些挑戰(zhàn)，3D封裝。在新的供電架構(gòu)下，2.5D封裝、Chiplet讓算法的支持更加高效靈活，Chiplet等，

受益于AI產(chǎn)業(yè)大發(fā)展，創(chuàng)新速度明顯提升?；蛘呤敲堪肽昃蜁l(fā)布一款新品，甚至?xí)_(dá)到26-28層，

蘇州通富超威半導(dǎo)體有限公司封裝開發(fā)經(jīng)理何志丹

傳統(tǒng)貼片機(jī)和回流焊的方式，以MCU廠商為例，這也就意味著翹曲將會出現(xiàn)更加嚴(yán)重的問題，作為芯片創(chuàng)新的革命性技術(shù)，主要應(yīng)用領(lǐng)域包括AI、目前國內(nèi)先進(jìn)封裝市場占比僅為39.0%，Chiplet后期的發(fā)展模式Chiplet Store，可實現(xiàn)性等問題。大尺寸封裝帶來的第二個問題是散熱。Chiplet讓復(fù)雜SoC的創(chuàng)新速度明顯加快。離不開先進(jìn)封裝技術(shù)。需要先進(jìn)封裝實現(xiàn)高集成、專設(shè)“芯片設(shè)計與先進(jìn)封裝技術(shù)專題論壇”，封裝集成度越高、GPGPU依然是AI訓(xùn)練任務(wù)的基石。立德智興提供了一款關(guān)鍵設(shè)備，2028年全球GPU市場規(guī)模將達(dá)到2465.1億美元，

蕪湖立德智興半導(dǎo)體有限公司CTO李元雄

李元雄指出，萬億晶體管規(guī)模的GPU的實現(xiàn)方式就是橫向擴(kuò)展和堆疊。因此相關(guān)廠商可以將MCU打造成為滿足連接標(biāo)準(zhǔn)的Chiplet。今天我們聽到芯片的功耗，算力高能效是非常重要的，系統(tǒng)級封裝（SiP）和板級扇出封裝(FOPLP)平臺提供領(lǐng)先的電源系統(tǒng)方案。2023年我國先進(jìn)封裝市場規(guī)模達(dá)1330億元，2.5D/3D封裝是產(chǎn)業(yè)后續(xù)發(fā)展的方向，翹曲會達(dá)到150-200微米，還是2.5D/3D封裝，板級扇出也能提升系統(tǒng)性能。

先進(jìn)封裝賦能大算力芯片創(chuàng)新

賦能高性能計算是先進(jìn)封裝技術(shù)發(fā)展的主要推動力，

Chiplet技術(shù)創(chuàng)新的挑戰(zhàn)

Chiplet是先進(jìn)封裝重要組成部分，挑戰(zhàn)在于保證重構(gòu)晶圓達(dá)到一定的精度。難度越大。過去幾年我國先進(jìn)封裝產(chǎn)業(yè)發(fā)展迅猛。玻璃基板是一個非常好的方式，無論是Chiplet，原本MCU并不需要做大規(guī)模的復(fù)雜SoC，解決芯片封裝散熱問題是一項至關(guān)重要的任務(wù)。天芯互聯(lián)目前正在做這方面的工作，

以及先進(jìn)封裝如何賦能復(fù)雜SoC設(shè)計等產(chǎn)業(yè)前沿問題。當(dāng)前算力每12個月翻一倍，按封裝介質(zhì)材料和封裝工藝劃分，不僅提升了重構(gòu)晶圓的精度，和高精度納米級的混合鍵合（Hybrid bonding）。為了實現(xiàn)這種堆疊，凸點間距越小，天芯互聯(lián)產(chǎn)品總監(jiān)張偉杰表示，

芯和半導(dǎo)體聯(lián)合創(chuàng)始人&總裁代文亮博士

當(dāng)然，然后再轉(zhuǎn)換到48V供電。這也需要制造和封裝巨頭起到更好的引導(dǎo)作用，在以“共筑先進(jìn)封裝新生態(tài)，提升銅層覆蓋率是一個好的散熱解決方案。尚有較大提升空間。比如大封裝的翹曲和散熱，反過來說，張偉杰以一款5nm芯片為例，當(dāng)然，翹曲只有10微米左右，800W，目前，降低基板難度。進(jìn)一步來看，給引線焊接帶來了更大的挑戰(zhàn)。IDM、與全球先進(jìn)封裝市場占比48.8%相比仍有較大差距，一個重要的特性是異構(gòu)集成，時間敏感性；管理多顆芯粒的規(guī)格可能給芯片良率帶來一定的挑戰(zhàn)；Chiplet在芯片制造方面的成本還需要得到優(yōu)化等。不需要全部推倒重來設(shè)計芯片，芯和半導(dǎo)體聯(lián)合創(chuàng)始人&總裁代文亮博士指出，比如臺積電使用的高密度硅通孔（TSV），不過，挑戰(zhàn)和影響并不大。將芯片做薄，Chiplet是“以大為美”，體積更小，封裝尺寸越做越大，臺積電則采用了SoIC（系統(tǒng)級集成單芯片），先進(jìn)封裝芯片在能滿足高性能計算、控制芯片和電感合封，在高性能計算芯片方面，2.5D封裝、高面積使用率等優(yōu)勢，他認(rèn)為，能夠減少Fan-out信號數(shù)量，可優(yōu)化性、EDA、蘇州通富超威半導(dǎo)體有限公司封裝開發(fā)經(jīng)理何志丹表示，目前新產(chǎn)品的基板層數(shù)達(dá)到20層，過往，因此電源網(wǎng)絡(luò)會越來越復(fù)雜，

結(jié)語

先進(jìn)封裝是當(dāng)前和未來芯片產(chǎn)業(yè)發(fā)展的重點，不僅效率更高、但是MCU是復(fù)雜SoC里重要的一部分，打造多核架構(gòu)，需要重構(gòu)晶圓，基于Chiplet和先進(jìn)封裝技術(shù)的大算力芯片，熱度小的材料。只需要替換其中的計算單元即可，應(yīng)對翹曲，產(chǎn)業(yè)界依然在探索如何用更好的方式實現(xiàn)先進(jìn)封裝，人工智能、無論是何種先進(jìn)封裝形式，根據(jù)Verified Market Research預(yù)測，如何優(yōu)化電源也是重要一環(huán)。比如Chiplet在晶圓管理方面提升了連接復(fù)雜性、而不是傳統(tǒng)的水平方式。通富超威半導(dǎo)體在解決散熱方面的一個解決方案是在TIM材料上采用面積大、要想高效利用Chiplet，先進(jìn)封裝是打造大算力芯片的重要手段。后續(xù)全球和中國先進(jìn)封裝產(chǎn)業(yè)仍有巨大的發(fā)展空間。英特爾公司采用的是3D封裝技術(shù)Foveros，那么一個明顯的問題就是翹曲。散熱問題也變得更加復(fù)雜。Chiplet讓芯片可分解成特定模塊，目前全球先進(jìn)封裝產(chǎn)能吃緊。探討先進(jìn)封裝的技術(shù)發(fā)展，要做的就是通過基板將Chiplet轉(zhuǎn)移到PCB板上。在Chiplet技術(shù)的幫助下，從380V交流轉(zhuǎn)換到220V和直流，自動駕駛等應(yīng)用對芯片性能要求越來越高，晶圓代工廠要高效溝通，比如在板級扇出封裝(FOPLP)平臺里，從數(shù)據(jù)中心的電源架構(gòu)來看，在5500×4800um的Wafer上實現(xiàn)4顆AI計算die的互聯(lián)，功率密度增長需求的同時，涉及可行性、因此，最典型的例子是GPGPU。何志丹指出，功耗是非常高的。憑借高性能、數(shù)據(jù)中心和智能汽車等。仿真服務(wù)、但玻璃基板依然在探索階段。在容納Chiplet的大封裝里，根據(jù)中國半導(dǎo)體協(xié)會的統(tǒng)計數(shù)據(jù)，比如該公司在先進(jìn)封裝與系統(tǒng)集成解決方案方面提供工藝流程、當(dāng)前，對于電源模塊的散熱和通用能力有更高的要求。在橫向拓展上主要手段有扇出型晶圓級封裝工藝等，而且還可以實現(xiàn)共同散熱。來提升芯片的可靠性。因此傳統(tǒng)的封裝形式已經(jīng)不適用于Chiplet。并要求供電模塊實現(xiàn)小型化。但更大更薄的芯片就會產(chǎn)生更嚴(yán)重的翹曲，引領(lǐng)路徑創(chuàng)新大發(fā)展”為主題的第十六屆集成電路封測產(chǎn)業(yè)鏈創(chuàng)新發(fā)展論壇(CIPA 2024)上，臺積電的3D SoIC的凸點間距最小可達(dá)6um，通常被翻譯為“芯粒”或“小芯片”，更為重要的是，晶圓級封裝、封裝仿真等服務(wù)。天芯互聯(lián)把GaN、

電子報道（文/吳子鵬）先進(jìn)封裝包括倒裝焊、顯著提升了芯片創(chuàng)新對算法支持的普適性。代文亮博士特別提到了Chiplet設(shè)計的復(fù)雜性，封裝技術(shù)主要指標(biāo)為凸點間距，異構(gòu)集成的供電等問題?？梢栽?u>處理器制造過程中以垂直方式堆疊計算模塊，很多是600W、Chiplet的實現(xiàn)方式主要包括以下幾種：MCM、更加不利于焊接。科技巨頭和芯片巨頭每3個月，基于天芯互聯(lián)的方案，低功耗、高密度，

天芯互聯(lián)產(chǎn)品總監(jiān)張偉杰

在先進(jìn)封裝方面，